| 單價： | 面議 |
| 發(fā)貨期限： | 自買家付款之日起 天內(nèi)發(fā)貨 |
| 所在地： | 直轄市 北京 |
| 有效期至： | 長期有效 |
| 發(fā)布時間： | 2023-12-20 03:31 |
| 最后更新： | 2023-12-20 03:31 |
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ddr、DDR一致性測試，信號完整系測試
以通用計算機主板上的DDR2總線為例，DDR2信號線可以分為數(shù)據(jù)、命令、時鐘3部分。其中數(shù)據(jù)線部分主要完成數(shù)據(jù)傳輸工作，包括數(shù)據(jù)線DQ0-63、Data Mask線DM0-7、數(shù)據(jù)同步線DQS/DQS# (數(shù)據(jù)同步線可選單端或差分，通過設(shè)定內(nèi)存芯片內(nèi)部寄存器EMR[1]的A10位進(jìn)行選擇)；命令線部分包括地址線A0-14、Bank選擇線BS0-2、行地址選擇RAS#、列選擇CAS#、寫使能WE#、片選CS#、時鐘使能CKE及芯片內(nèi)部終端電阻使能ODT組成，主要完成尋址、組成各種控制命令及內(nèi)存初始化工作；差分時鐘信號線CK/CK#為整個內(nèi)存芯片工作提供時鐘。